凑数

ch1.计算机系统概述

以下说法中，错误的是（)。

A．计算机的机器字长是指数据运算的基本单位长度

B.寄存器由触发器构成

C.计算机中一个字的长度都是32位

D.磁盘可以永久性存放数据和程序

解析

$\color{green}{\text{C}}$.计算机中一个字的长度都是32位

计算机中一个字的长度可以是16、32、64位等，一般是8的整数倍，不一定都是32位。

本题出现的一些概念需要注意

总结

题型	错因	教训	视频讲解
	None		nan

下列关于机器字长、指令字长和存储字长的说法中，正确的是()。

I.三者在数值上总是相等的

II.三者在数值上可能不等

Ⅲ.存储字长是存放在一个存储单元中的二进制代码位数

IV．数据字长就是MDR的位数

A.I、III

B. I、IV

C. II、III

D.II、IV

解析

$\color{green}{\text{C}}$. II、III

机器字长、指令字长和存储字长，三者在数值上可以相等也可以不等，视不同机器而定。一个存储单元中的二进制代码的位数称为存储字长。存储字长等于MDR的位数，而数据字长是数据总线一次能并行传送信息的位数，它可以不等于MDR的位数。

数据字长：数据总线一次能并行传送信息的位数

总结

题型	错因	教训	视频讲解
	None		nan

32位微机是指该计算机所用CPU ( )。

A．具有32位寄存器

B．能同时处理32位的二进制数

C．具有32个寄存器

D、能处理32个字符

解析

$\color{green}{\text{B}}$．能同时处理32位的二进制数

计算机的位数，即机器字长，也就是计算机一次能处理的二进制数的长度。要注意的是，操作系统的位数是操作系统可寻址的位数，它与机器字长不同。一般情况下可通过寄存器的位数来判断机器字长。

操作系统的位数是操作系统可寻址的位数
计算机的位数是机器字长

总结

题型	错因	教训	视频讲解
			nan

在CPU的寄存器中，()对用户是完全透明的。

A.程序计数器

B.指令寄存器

C．状态寄存器

D.通用寄存器

解析

$\color{green}{\text{B}}$.指令寄存器

汇编程序员可以通过指定待执行指令的地址来设置PC的值，状态寄存器、通用寄存器只有为汇编程序员可见，才能实现编程，而IR、MAR、MDR是CPU的内部工作寄存器，对程序员均不可见。

汇编程序员可见：PC的值，状态寄存器、通用寄存器

总结

题型	错因	教训	视频讲解
	None		nan

计算机操作的最小单位时间是()。

A.时钟周期

B．指令周期

C. CPU周期

D.中断周期

解析

$\color{green}{\text{A}}$.时钟周期

时钟周期即CPU 频率的倒数，是最基本的时间单位，其余选项均大于时钟周期。另外，CPU 周期又称机器周期，它由多个时钟周期组成。

总结

题型	错因	教训	视频讲解
	None		nan

CPU的CPI与下列()因素无关。

A.时钟频率

B．系统结构

C．指令集

D.计算机组织

解析

$\color{green}{\text{A}}$.时钟频率

CPI是执行一条指令所需的时钟周期数，系统结构、指令集、计算机组织都会影响CPI，而时钟频率并不会影响CPI，但可加快指令的执行速度。例如，执行一条指令需要10 个时钟周期，则一台主频为1GHz的CPU，执行这条指令要比一台主频为100MHz的 CPU快。

总结

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	概念不清		nan

当前设计高性能计算机的重要技术途径是()。

A.提高CPU主频

B．扩大主存容量

C．采用非冯·诺依曼体系结构

D、采用并行处理技术

解析

$\color{green}{\text{D}}$、采用并行处理技术

提高CPU主频、扩大主存容量对性能的提升是有限度的。采用并行技术是实现高性能计算的重要途径，现今超级计算机均采用多处理器来增强并行处理能力。

总结

题型	错因	教训	视频讲解
	None		nan

15.下列关于“兼容”的叙述，正确的是()。

A．指计算机软件与硬件之间的通用性，通常在同一系列不同型号的计算机间存在

B．指计算机软件或硬件的通用性，即它们在任何计算机间可以通用

C．指计算机软件或硬件的通用性，通常在同一系列不同型号的计算机间通用

D、指软件在不同系列计算机中可以通用，而硬件不能通用

解析

$\color{green}{\text{C}}$．指计算机软件或硬件的通用性，通常在同一系列不同型号的计算机间通用

兼容指计算机软件或硬件的通用性，因此选项A、D错。选项B中，它们在任何计算机间可以通用，错误。选项C中，兼容通常在同一系列的不同型号计算机间，正确。

总结

题型	错因	教训	视频讲解
	None		nan

下列说法中，正确的是()。

I．在微型计算机的广泛应用中，会计电算化属于科学计算方面的应用

II.决定计算机计算精度的主要技术是计算机的字长

Ⅲ．计算机“运算速度”指标的含义是每秒能执行多少条操作系统的命令

IV．利用大规模集成电路技术把计算机的运算部件和控制部件做在一块集成电路芯片上，这样的一块芯片称为单片机

A. I、II

B. I、IV

C.II

D. I、II、IV

解析

$\color{green}{\text{C}}$.II

会计电算化属于计算机数据处理方面的应用，Ⅰ错误。II显然正确。计算机“运算速度”指标的含义是每秒能执行多少条指令，Ⅲ错误。这样集成的芯片称为CPU，Ⅳ错误。

总结

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	概念不清		nan

求程序的运行时间

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误区:CPU速度提高50%，则CPU时间减少一半，而误选A。

总结

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	计算		nan

机器字长的概念

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机器字长是指CPU内部用于整数运算的数据通路的宽度。CPU内部数据通路是指CPU内部的数据流经的路径及路径上的部件，主要是CPU内部进行数据运算、存储和传送的部件，这些部件的宽度基本上要一致才能相互匹配。因此，机器字长等于CPU内部用于整数运算的运算器位数和通用寄存器宽度。

定义中的$\color{green}{\text{整数}}$，所以与浮点数的运算无关

总结

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	None		nan

组成原理图解释

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这道题的图出自唐朔飞的计组课本
为了能实现按地址访问的方式,主存中还必须配置两个寄存器MAR和 MDR。MAR( Memo-ry Address Register)是存储器地址寄存器,用来存放欲访问的存储单元的地址,其位数对应存储单元的个数(如 MAR为10位,则有$2^{10}$=1 024个存储单元,记为1K)。MDR( Memory Data Reg-ister)是存储器数据寄存器,用来存放从存储体某单元取出的代码或者准备往某存储单元存入的代码,其位数与存储字长相等。当然,要想完整地完成一个取或存操作,CPU还得给主存加以各种控制信号,如读命令.写命令和地址译码驱动信号等。随着硬件技术的发展,主存都制成大规模集成电路的芯片,而将 MAR和 MDR集成在CPU芯片中(参阅图4.5)。
$\bigtriangleup$ 再缕一缕这个组成原理图

总结

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	概念不清		nan

MIPS的求法

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t=CPI$\times$(1/f)

CPI，时钟周期，时钟频率的关系

可以用这幅图来解释MIPS的求法：IPS=$\dfrac{f}{CPI}$

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	计算		nan

两个机器的比较

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答案的第三题的解法不好，下面给出两种更加优雅解法，参考图：CPI，时钟周期，时钟频率的关系
同等架构下，执行速度与主频呈正比 $0.4 \times \dfrac{12}{8}=0.6MIPS$
同等架构下，CPI是一致的，$CPI=\dfrac{\text{主频(n个周期/s)}}{执行速度(指令/s)}$,所以$CPI_{A}=\dfrac{8}{0.4}=20$,相应的$执行速度(指令/s)=\dfrac{\text{主频(n个周期/s)}}{CPI}$，所以$v_B=\dfrac{16}{20}=0.6$

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	计算	了解基本概念和及计算方法	nan

指令变化后的CPI

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注意指令会变化

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			nan

ch2.数据的表示与运算

不同数据类型的加减运算

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看到16进制数直接转成10进制也许更好，(从右往左)第一位的权值为0，第二位的权值为16…

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边界对齐

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参考文献

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无符号short转为无符号int

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整数补码的表示

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双符号位的判溢条件

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双符号位的判溢条件

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一直推不出来两个负数的溢出为什么是10

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符号位进位，最高位进位，判溢条件

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其实举个例子推一遍就出来了

结论:判溢条件是最高位和符号位异或

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左移时候的溢出

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其实考的是补码的表示特点和表示范围
单符号位的话，移位的时候符号位不动；看答案的意思，双符号位的话移位的时候符号位也要移动

机器数，真值和补码的区别
机器数是指一串01序列，其能表示的真值由表示他的方式决定，如(大小端，补码，原码，反码，移码)

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小端存储，指令机器码

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有符号数和无符号数的移位

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统一有符号数和无符号数的移位，

符号位不变，对数值位移位
而无符号数根本没有符号位，所以看起来就像整体移位了一样

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2011 考研真题，类型转换与溢出

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寄存器5和寄存器6的数值求错
寄存器5的错因：无中生有（低四位没有1）
寄存器6的错因：有而被去（进位忘了进）

判溢条件：加法器完成加法操作时，若次高位（最高数位）的进位和最高位（符号位）的进位不同，则结果溢出。

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定点小数的运算

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什么是浮点数的溢出?什么情况下发生上溢出?什么情况下发生下溢出?

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浮点数的运算结果可能出现以下几种情况:

①阶码上溢出。一个正指数超过了最大允许值时，浮点数发生上溢出（即向$\infty$方向溢出)。若结果是正数，则发生正上溢出（有的机器把值置为+$\infty$);若结果是负数，则发生负上溢出（有的机器把值置为-$\infty$)。这种情况为软件故障，通常要引入溢出故障处理程序来处理。

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求最大正数时，注意符号位占据了一位
注意最小正数阶码要负的最小

$\blacktriangleright$(基值为16的浮点数的对阶操作)

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浮点数的相加相减

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$\blacktriangleright$(浮点数结果的相加等不等于相加的结果)
需要注意每一个位置的位数

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两个规格化浮点数进行加减法运算，最后对结果规格化时，能否确定需要右规的次数?能否确定需要左规的次数?

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$\mho$(为什么只能左移不能右移)

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原码表示尾数的浮点数机

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不要和补码搞混了
和尾数补码表示法不同，补码表示中负数必须是1.0xxx，原码表示尾数的话负数必须是1.1xxx

舍入是浮点数的概念

$\mho$(不太懂)

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进位的逻辑表达式

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$\mho$(不太懂)

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ch3.存储系统

下列各类存储器中,不采用随机存取方式的是

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dimm和ddr的区别:DIMM：dual in-line memory module，就是内存条。SDRAM：就是内存条上的芯片，现在都用DDR Dram、DDR2、DDR3，DDR4也马上就出来啦。,参考文献
介绍DIMM的三种类型，区别是什么？
DRAM、SDRAM及DDR SDRAM之间的概念详解(ddr1-ddr4的历史渊源)
ROM，PROM，EPROM，EEPROM
ROM，RAM，Cache，Mask ROM，PROM，EPROM，EEPROM，Flash Memory有什么区别和联系

注意主存系统的访问效率公式

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某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为()。

A. 21

B.22

C.23

D.24

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地址线+数据线+片选线+读写控制线

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DRAM和SRAM的区别

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题目问的是错误的是

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地址复用技术

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$\mho$(没怎么看明白)

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地址引脚和数据引脚的计算

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地址复用技术地址引脚的数量减半

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某计算机系统，其操作系统保存于硬盘上，其内存储器应该采用()。

A.RAM

B.ROM

C.RAM和ROM

D.均不完善

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15.C

因计算机的操作系统保存于硬盘上，所以需要 BIOS 的引导程序将操作系统引导到主存(RAM) 中，而引导程序则固化于ROM 中。

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下列关于EPROM说法正确的是（)。

A.EPROM是可改写的，因此可以作为随机存储器

B.EPROM是可改写的，但不能作为随机存储器

C.EPROM是不可改写的，因此不能作为随机存储器

D.EPROM只能改写一次，因此不能作为随机存储器

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16.B

EPROM可多次改写，但改写较为烦琐，写入时间过长，且改写的次数有限，速度较慢，因此不能作为需要频繁读写的RAM使用。

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动态半导体存储器的特点

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【2015统考真题】下列存储器中，在工作期间需要周期性刷新的是（ )。

A. SRAM

B. SDRAM

C.ROM

D.FLASH

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18．B

DRAM 使用电容存储，所以必须隔一段时间刷新一次，若存储单元未被刷新，则存储的信息就会丢失。SDRAM表示同步动态随机存储器。

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显示器的刷新

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$\mho$(什么是多体交叉存储)

$\mho$(这道题和下面这道题的区别是什么)

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低位交叉存储器

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低位交叉存储器操作时间

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注意是整个存储器的速度和单个个体的速度不是一个概念

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某计算机字长32位，存储体的存储周期为200ns。

1）采用四体交叉工作，用低2位的地址作为体地址，存储数据按地址顺序存放。主机最快多长时间可以读出一个数据字?存储器的带宽是多少?

2）若4个体分别保存主存中前1/4、次1/4、再下个1/4、最后1/4这四段的数据，即选用高2位的地址作为体地址，可以提高存储器顺序读出数据的速度吗?为什么?

3）若把存储器改成单体4字宽度，会带来什么好处和问题?

4）比较采用四体低位地址交叉的存储器和四端口读出的存储器这两种方案的优缺点。

解析

关于交叉存储器的题目在2013年、2015年出现过两次，希望能引起读者的足够重视.本题应是这一类题中较难的。

1）因为每个体的存取周期是200ns。四体交叉轮流工作，每两个体间读出操作的延时为1/4个存储周期，理想情况是每个存取周期平均可读出4个数据字，读出一个数据字的时间平均为200ns/4 = 50ns。数据字长为32位，数据传输率为32位/50ns = 640Mb/s =80MB/s。

2）若对多体结构的存储器选用高位地址交叉，通常起不到提高存储器读写速度的作用，因为它不符合程序运行的局部性原理，一次连续读出彼此地址相差一个存储体容量的4个字的机会太少。因此，通常只有一个存储模块在不停地忙碌，其他存储模块是空闲的。

3）若把存储器的字长扩大为原来的4倍，实现的则是一个单体4字结构的存储器，每次读可以同时读出4个字的内容，有利于提高存储器每个字的平均读写速度，但其灵活性不如多体单字结构的存储器，还会多用到几个缓冲寄存器。

4）多端口存储器是对同一个存储体使用多套读写电路实现的，扩大存储容量的难度显然比多体结构的存储器要大，而且不能对多端口存储器的同一个存储单元同时执行多个写入操作，而多体结构的存储器则允许在同一个存储周期对几个存储体执行写入操作。

$\mho$(这里的带宽好像和之前的带宽的求法不太一样)

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cache是主存内容的副本

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存储单元和主存块

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3.C

由于Cache共有16块，采用2路组相联，因此共分为8组，组号为0，1,2,…,7。主存的某一字块按模8映射到Cache某组的任一字块中，即主存的第0，8，16,…字块可以映射到Cache第0组的任一字块中。每个主存块大小为32B，因此 129号单元位于第4块主存块中（注意是从0开始的)，因此将映射到Cache 第4组的任一字块中。

注意:由于在计算机系统结构和计算机组成原理的某些教材中介绍的组相联与此处的组相联并不相同，导致部分读者对题目理解错误。读者应以真题为准，以后再出现类似的题目，应以此种解答方式为标准。而且组号通常是从0而不是从1开始的（从选项也可看出)。

存储单元相当于一个字，(内存块的大小和cache块大小一致，块中又分存储字(每个存储字用地址编号)，存储字中又分每一个bit)

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4.【2012统考真题】假设某计算机按字编址，Cache有4行，Cache和主存之间交换的块大小为1个字。若Cache 的内容初始为空，采用2路组相联映射方式和LRU替换策略，则访问的主存地址依次为0,4,8,2,0,6,8,6,4,8时，命中Cache 的次数是()。

A.1

B.2

C.3

D.4

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本题跟常规的组相联并不是一个东西

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6.关于Cache 的更新策略，下列说法中正确的是()。

A.读操作时，全写法和写回法在命中时应用

B．写操作时，写回法和写分配法在命中时应用

C．读操作时，全写法和写分配法在失效时应用

D.写操作时，写分配法、非写分配法在失效时应用

解析

6.D

在写不命中时，加载相应的低一层中的块到高速缓存(Cache）中，然后更新这个高速缓存块，称为写分配法;而避开Cache，直接把这个字写到主存中，则称为非写分配法。这两种方法都是在不命中 Cache 的情况下使用的，而写回法和全写法是在命中 Cache 的情况下使用的。在写Cache时，写分配法和写回法搭配使用，非写分配法和全写法搭配使用。

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Cache的地址映射表大小

10．某存储系统中，主存容量是Cache容量的4096倍，Cache被分为64个块，当主存地址和Cache地址采用直接映像方式时，地址映射表的大小应为()。(假设不考虑一致维护和替换算法位。)

A.6 × 4097 bit

B. 64 × 12 bit

C．6 × 4096 bit

D.64 × 13 bit

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11．有效容量为128KB的Cache，每块16B，采用8路组相联。字节地址为1234567H的单元调入该Cache，则其Tag 应为()。

A.1234H

B.2468H

C.048DH

D.12345H

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默认按字节编址

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这里虽然指定字的长度为32位，但是是按照字节编址的

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2016统考真题：c语言与cache

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为什么分母是8，数组中的每个元素都要访问两次，第一次是求加法的时候，第二次是赋值的时候，每次载入cache的时候载入4个元素

为什么分子是1，当求加法的时候， $\color{green}{\text{四个中的第一个元素}}$ 被载入cache，赋值的时候 $\color{green}{\text{这个}}$ 元素就cache命中了

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物理地址与逻辑地址

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虚拟地址、物理地址、cpu寻址

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【2014统考真题】采用指令Cache与数据Cache分离的主要目的是()。

A．降低Cache的缺失损失

B．提高Cache 的命中率

C．降低CPU平均访存时间

D.减少指令流水线资源冲突

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15.D

把指令Cache 与数据Cache分离后，取指和取数分别到不同的Cache中寻找，则指令流水线中取指部分和取数部分就可以很好地避免冲突，即减少了指令流水线的冲突。

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写分配的选择

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某计算机的主存地址位数为32位，按字节编址。假定数据Cache中最多存放128个主存块，采用四路组相联方式，块大小为64B，每块设置了1位有效位。采用一次性写回策略，为此每块设置了1位“脏”位。要求:

1)分别指出主存地址中标记( Tag)、组号(Index )和块内地址(Offset)三部分的位置与位数。

2）计算该数据Cache的总位数。

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组号不是由 $\color{green}{\text{几}}$ 路组相联的 $\color{green}{\text{组}}$ 决定的，这里的组号相当于直接映射中的行号
$\mho$(什么是数据cache)：为了跟指令cache区分开来
$\mho$(什么叫数据cache的总位数)

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2010统考真题：cache与c语言

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$\mho$(什么是替换算法的控制位)
除以8因为算式中的那个B
大小就相当于有多少个二进制位

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有一Cache系统，字长为16位，主存容量为16字×256块，Cache 的容量为16字x8块，采用全相联映射。

1)主存和Cache 的容量各为多少字节?主存和Cache 的字地址各为多少位?

2）若原先已经依次装入了5块信息，问字地址338H所在的主存块将装入Cache块的块号及在Cache 中的字地址是多少?

3）若块表中地址为1的行中标记着36H的主存块号标志，Cache块号标志为5H，则在CPU送来主存的字地址为368H时是否命中?若命中，此时Cache的字地址为多少?

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cache中的字地址,第一次听这种概念
注意，cache块是从0开始命名的，装了5块，所以现在要装如的cache块号为5，而不是6

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某个Cache的容量大小为64KB，行长为128B，且是四路组相联Cache，主存使用32位地址，按字节编址。

1）该Cache 共有多少行?多少组?

2）该Cache的标记阵列中需要有多少标记项?每个标记项中标记位长度是多少?

3）该Cache采用LRU替换算法，若当该Cache为写直达式Cache时，标记阵列总共需要多大的存储容量?写回式又该如何?（提示:四路组相联 Cache使用LRU算法的替换控制位为2位。)

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$\mho$(组相联映射的时候，替换的单位是以 $\color{green}{\text{组}}$ 为单位，还是以 $\color{green}{\text{块}}$ 为单位)
这里的 $\color{green}{\text{行}}$ 就是 $\color{green}{\text{块}}$ 的意思

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2013年统考真题：cache，cpu周期，存储周期，cpi

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95%不缺失的情况和5%缺失的情况都有cache的开销

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2016年真题，cache，虚拟存储器，tlb

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$\mho$(为什么除了之后再取模来算组号，不再起作用)

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2020真题，c语言，cache

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注意一下，Page代表的是慢表

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在虚拟存储器中，当程序正在执行时，由(）完成地址映射。

A.程序员

B.编译器

C．装入程序

D.操作系统

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7.D

虚拟存储器中，地址映射由操作系统来完成，但需要一部分硬件基础的支持，如快表、地址映射系统等。

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虚拟存储器与局部性原理

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虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是（)。

A.快表与慢表都存储在主存中，但快表比慢表容量小

B.快表采用了优化的搜索算法，因此查找速度快

C．快表比慢表的命中率高，因此快表可以得到更多的搜索结果

D.快表采用相联存储器件组成，按照查找内容访问，因此比慢表查找速度快

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【2015统考真题】假定编译器将赋值语句“x=x+3;”转换为指令“add xaddr,3”，其中xaddr是x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且 Cache 使用直写方式，则完成该指令功能需要访问主存的次数至少是()。

A. 0

B.1

C.2

D.3

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上述指令的执行过程可划分为取数、运算和写回过程，取数时读取xaddr可能不需要访问主存而直接访问Cache，而写直通方式需要把数据同时写入Cache和主存，因此至少访问1次。

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【2015统考真题】假定主存地址为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，采用回写方式，则能存放4K字数据的Cache 的总容量的位数至少是()。

A.146K

B.147K

C.148K

D.158K

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注意有效位一定存在

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【2020统考真题】下列关于TLB和Cache 的叙述中，错误的是()。

A．命中率都与程序局部性有关

B.缺失后都需要去访问主存

C．缺失处理都可以由硬件实现

D.都由DRAM存储器组成

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14．D

Cache由 SRAM组成;TLB通常由相联存储器组成，也可由SRAM组成。DRAM需要不断刷新，性能偏低，不适合组成TLB和 Cache。选项A、B和C都是TLB和Cache 的特点。

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2011真题 TLB与组联映射

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虚页地址映射为实地址的时候，注意将页框号转为真实的页框号
TLB的组相联映射其实蛮好理解的，这时候把页框号所占的位置理解为一个单独的地址，我们都知道组相联映射的地址组成为【标记，组号，块内地址】，因为块内只有一个页表项，所以无所谓块内地址(当然也可以认为块内地址就是此时虚地址的页内地址)，所以页框号所占的位数就是【标记和组号】

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下列指令中应用程序不准使用的指令是()。

A.循环指令

B．转换指令

C．特权指令

D.条件转移指令

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6.C

$\color{red}{\text{特权指令}}$ 是指仅用于 $\color{green}{\text{操作系统}}$ 或其他系统软件的指令。为确保系统与数据安全起见，这类指令不提供给用户使用。

$\mho$(操作系统中关于特权指令的描述是怎么样的)

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堆栈计算机中，有些堆栈零地址的运算类指令在指令格式中不给出操作数的地址，参加的两个操作数来自()。

A．累加器和寄存器

B．累加器和暂存器

C.堆栈的栈顶和次栈顶单元

D．堆栈的栈顶单元和暂存器

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7.C

三地址指令有29条，所以其操作码至少为5位。以5位进行计算，它剩余32-29=3种操作码给二地址。而二地址另外多了6位给操作码，因此其数量最大达3×64 = 192。所以指令字长最少为23位，因为计算机按字节编址，需要是8的倍数，所以指令字长至少应该是24位，选A。

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假设指令字长为16位，操作数的地址码为6位，指令有零地址、一地址、二地址3种格式。

1）设操作码固定，若零地址指令有M种，一地址指令有N种，则二地址指令最多有几种?

2）采用扩展操作码技术，二地址指令最多有几种?

3）采用扩展操作码技术，若二地址指令有Р条，零地址指令有Q条，则一地址指令最多有几种?

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Q：照这样说，为什么不用减去零地址指令，理论上一地址只需要10位
A：零地址指令内含在一地址

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在一个36位长的指令系统中，设计一个扩展操作码，使之能表示下列指令:

1 ) 7条具有两个15位地址和一个3位地址的指令。

2 ) 500条具有一个15位地址和一个3位地址的指令。

3 ) 50条无地址指令。

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$\blacktriangleright$(可以这样子设计地址的嘛，不是要求通过高位就能判断指令的种类嘛)

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地址设计

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$\mho$(不太会)

$\blacktriangleright$(为什么不是相对寻址)

$\mho$(什么是程序的浮动)

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【2009统考真题】某机器字长为16位，主存按字节编址，转移指令采用相对寻址，由2字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一字节PC自动加1。若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是()。

A. 2006H

B. 2007H

C.2008H

D.2009H

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相对寻址EA=(PC)+ A，先计算取指后的PC值。转移指令由2字节组成，每取一字节PC加1，在取指后PC值为2002H，因此EA=(PC)+ A= 2002H + 06H = 2008H。本题易误选A或B，选项A未考虑PC值的自动更新，选项B虽然考虑了PC值的自动更新，但未注意到 $\color{green}{\text{该转移指令是一条2字节指令，PC值应是“+2”而不是“+1”}}$ 。

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2011真题，转移指令与标志位

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16.C

假设两个无符号整数A和B，bgt指令会将A和B进行比较，也就是将A和B相减。若A>B，则A –B肯定无进位/借位，也不为0(为О时表示两数相等)，因此CF和ZF均为0，选C。其余选项中用到了符号标志SF和溢出标志OF， $\color{green}{\text{显然}}$ 应当排除。

$\mho$(为什么那么 $\color{green}{\text{显然}}$ )

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2014真题，偏移量的取值范围

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这里的基值寻址需要指定基值寄存器号，和偏移量

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某机器指令字长为16位，主存按字节编址，取指令时，每取一字节，PC自动加1。当前指令地址为2000H，指令内容为相对寻址的无条件转移指令，指令中的形式地址为40H。则取指令后及指令执行后PC的内容为()。

A. 2000H,2042H

B.2002H，2040H

c.2002H，2042H

D.2000H，2040H

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18.C

指令字长为16位，2字节，因此取指令后PC的内容为(PC)+ 2= 2002H;无条件转移指令将下一条指令的地址送至PC，形式地址为40H，指令执行后PC=2002H +0040H = 2042H

可以和之前的统考真题相联系

一个指令的长度位3个字节
$\color{green}{\text{数据在存储器中采用以低字节为字地址的存放方式}}$ 的意思是数据按照小端存储

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关于指令的功能及分类，下列叙述中正确的是()。

A．算术与逻辑运算指令，通常完成算术运算或逻辑运算，都需要两个数据

B．移位操作指令，通常用于把指定的两个操作数左移或右移一位

C.转移指令、子程序调用与返回指令，用于解决数据调用次序的需求

D.特权指令，通常仅用于实现系统软件，这类指令一般不提供给用户

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25.D

算术与逻辑运算指令用于完成对一个（如自增、取反等）或两个数据的算术运算或逻辑运算，因此A错误。移位操作用于把一个操作数左移或右移一位或多位，因此B错误。转移指令、子程序调用与返回指令用于解决变动程序中指令执行次序的需求，而不是数据调用次序的需求，因此C错误。

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【2018统考真题】按字节编址的计算机中，某 double型数组A的首地址为2000H，使用变址寻址和循环结构访问数组A，保存数组下标的变址寄存器的初值为0，每次循环取一个数组元素，其偏移地址为变址值乘以sizeof (double)，取完后变址寄存器的内容自动加1。若某次循环所取元素的地址为2100H，则进入该次循环时变址寄存器的内容是( )。

A. 25

B.32

C. 64

D. 100

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26．B

根据变址寻址的公式EA=(IX)+A，有(IX)=2100H - 2000H= 100H= 256，sizeof(double)=8(双精度浮点数用8位字节表示)，因此数组的下标为256/8=32，答案选B。

注意2100是16进制

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【2019统考真题】某计算机采用大端方式，按字节编址。某指令中操作数的机器数为1234 FF00H，该操作数采用基址寻址方式，形式地址（用补码表示）为FF12H，基址寄存器的内容为 F000 0000H，则该操作数的LSB(最低有效字节）所在的地址是( )。

A. F000 FF12H

B.F000 FF15H

C. EFFF FF12H

D.EFFF FF15H

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27．D

注意，内存地址是无符号数。

操作数采用基址寻址方式，EA =(BR)+A，基址寄存器BR的内容为F000 0000H，形式地址用补码表示为FF12H即 1111 1111 0001 0010B，因此有效地址为F000 0000H + (-00EEH)=EFFF FF12H。计算机采用大端方式编址，所以低位字节存放在字的高地址处，机器数一共占4字节，该操作数的LSB所在的地址是EFFF FF12H+3=EFFF FF15H，所以选D.

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某计算机指令系统采用定长操作码和变长指令码格式。回答以下问题:

1）采用什么寻址方式时指令码长度最短?采用什么寻址方式时指令码长度最长?

2）采用什么寻址方式时执行速度最快?采用什么寻址方式时执行速度最慢?

3）若指令系统采用定长指令码格式，则采用什么寻址方式时执行速度最快?

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1）由于通用寄存器的数量有限，可以用较少的二进制位来编码，所以采用 $\color{green}{\text{寄存器寻址方式}}$ 和 $\color{green}{\text{寄存器间接寻址方式}}$ 的 $\color{red}{\text{指令码长度最短}}$ 。因为需要在指令中表示数据和地址，所以 $\color{green}{\text{立即寻址方式}}$ 、 $\color{green}{\text{直接寻址方式}}$ 和 $\color{green}{\text{间接寻址方式}}$ 的 $\color{red}{\text{指令码长度最长}}$ 。若指令码长度太短，则无法表示范围较大的立即数和寻址到较大的内存地址空间。

2）由于通用寄存器位于CPU内部，无须到内存读取操作数，所以 $\color{green}{\text{寄存器寻址方式}}$ 执行速度 $\color{red}{\text{最快}}$ 。而间接寻址方式需要读内存两次，第一次由操作数的间接地址读到操作数的地址，第二次再由操作数的地址读到操作数，所以 $\color{green}{\text{间接寻址方式}}$ 的执行速度 $\color{red}{\text{最慢}}$ 。

$\mho$(判溢条件怎么来的，自陷指令又是啥))

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2011真题，指令流水线

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3.D

指令长度一致、按边界对齐存放、仅Load/Store指令访存，这些都是RISC的特征，它们使取指令、取操作数的操作简化且时间长度固定，能够有效地简化流水线的复杂度。

仅Load/Store指令访存，也有利于实现指令流水线

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下列描述中，不符合RISC指令系统特点的是()。

A.指令长度固定，指令种类少

B.寻址方式种类尽量减少，指令功能尽可能强

C．增加寄存器的数目，以尽量减少访存次数

D.选取使用频率最高的一些简单指令，以及很有用但不复杂的指令

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4.B

A、C、D选项都是RISC 的特点。B选项中，寻址方式种类尽量减少是正确的，但RISC是尽量简化单条指令的功能，复杂指令的功能由简单指令的组合来实现，而 $\color{green}{\text{增强指令}}$ 的功能则是CISC的特点。

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以下有关RISC的描述中，正确的是（ )。

A.为了实现兼容，各公司新设计的RISC是从原来CISC系统的指令系统中挑选一部分实现的

B．早期的计算机比较简单，采用 RISC技术后，计算机的体系结构又恢复到了早期的情况

C. RISC的主要目标是减少指令数，因此允许以增加每条指令的功能的方法来减少指令系统所包含的指令数

D.以上说法都不对

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5.D

4.A

指令寄存器用于存放当前正在执行的指令。

时隔三个月终于弄清楚这个概念，请翻看，结合第四章的习题理解指令寄存器和PC（程序计数器）的作用

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在CPU 中，跟踪后继指令地址的寄存器是()。

A.指令寄存器

B．程序计数器

C．地址寄存器

D.状态寄存器

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5．B

程序计数器用于存放下一条指令在主存中的地址，具有自增功能。

时隔三个月终于弄清楚这个概念，请翻看，结合第四章的习题理解指令寄存器和PC（程序计数器）的作用

控制器的功能是取指令、分析指令和执行指令，并产生有关操作控制信号。

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指令译码是指对(）进行译码。

A.整条指令

B．指令的操作码字段

C．指令的地址码字段

D.指令的地址

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19.B

指令包括操作码字段和地址码字段，但 $\color{green}{\text{指令译码器}}$ 仅对 $\color{green}{\text{操作码}}$ 字段进行译码，借以确定指令的操作功能。

Q：对地址码译码的元器件是啥
Q：存储器(见下题)

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CPU中不包括（)。

A．存储器地址寄存器

B.指令寄存器

C．地址译码器

D.程序计数器

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C
$\color{red}{\text{地址译码器}}$ 是 $\color{green}{\text{主存等存储器}}$ 的组成部分，其作用是根据输入的地址码唯一选定一个存储单元，它不是CPU的组成部分。而MAR、IR、PC都是CPU的组成部分。

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各种组件的概念

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地址译码器位于存储器
程序状态字寄存器对用户不透明

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间址周期结束时，CPU内寄存器MDR中的内容为()。

A.指令

B．操作数地址

C．操作数

D.无法确定

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22．B

间址周期的作用是取操作数的有效地址，因此间址周期结束后，MDR中的内容为操作数地址。

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【2016统考真题】某计算机的主存空间为4GB，字长为32位，按字节编址，采用32位字长指令字格式。若指令按字边界对齐存放，则程序计数器（PC）和指令寄存器(IR）的位数至少分别是()。

A. 30、30

B.30、32

C. 32、30

D.32、32

解析

23.B

程序计数器（PC)给出下一条指令字的访存地址（指令在内存中的地址)，它取决于存储器的字数(4GB/32位= $2^{30}$ )，因此程序计数器（PC)的位数至少是30位;指令寄存器(IR）用于接收取得的指令，它取决于指令字长(32位)，因此指令寄存器(R）的位数至少为32位。

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2018年真题，减法指令与标志寄存器

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CPU 中有哪些专用寄存器?

D.工作脉冲

13.D

机器周期是指令执行中每步操作（如取指令、存储器读、存储器写等）所需要的时间，每个机器周期内的节拍数可以不等，因此其长度可变。因为各种指令的功能不同，所以各指令执行时所需的机器周期数是可变的。

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以下关于间址周期的描述中，正确的是()。

A．所有指令的间址操作都是相同的

B.凡是存储器间接寻址的指令，它们的操作都是相同的

C.对于存储器间接寻址和寄存器间接寻址，它们的操作是不同的D.都不对

解析

指令的间址分为 $\color{green}{\text{一次间址}}$ 、 $\color{green}{\text{两次间址}}$ 和多次间址，因此它们的操作是不同的，所以选项A、B错误。存储器间址通过形式地址访存，寄存器间址通过寄存器内容访存，因此选项C正确。

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()可区分存储单元中存放的是指令还是数据。

A.控制器

B.运算器

C.存储器

D.数据通路

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存储器本身无法区分存储单元中存放的是指令还是数据。而在控制器的控制下，计算机在不同的阶段对存储器进行读/写操作时，取出的代码也就有不同的用处。而在取指阶段读出的二进制代码为指令，在执行阶段读出的二进制代码则可能为数据;运算器和数据通路显然不能区分。

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指令字长、机器字长、机器周期、取指周期

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$\color{green}{\text{指令字长一般是存储字长的整数倍，不都是一样长}}$

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在单总线的CPU中，()。

A. ALU的两个输入端及输出端都可与总线相连

B. ALU的两个输入端可与总线相连，但输出端需通过暂存器与总线相连

C. ALU的一个输入端可与总线相连，其输出端也可与总线相连

D. ALU只能有一个输入端可与总线相连，另一输入端需通过暂存器与总线相连

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由于ALU是一个组合逻辑电路，因此其运算过程中必须保持两个输入端的内容不变。又由于CPU内部采用单总线结构，因此为了得到两个不同的操作数，ALU的一个输入端与总线相连，另一个输入端需通过一个寄存器与总线相连。此外，ALU的输出端也不能直接与内部总线相连，否则其输出又会通过总线反馈到输入端，影响运算结果，因此输出端需通过一个暂存器(用来暂存结果的寄存器）与总线相连。

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采用CPU内部总线的数据通路与不采用CPU内部总线的数据通路相比，().

A.前者性能较高

B.后者的数据冲突问题较严重

C．前者的硬件量大，实现难度高

D.以上说法都不对

解析

3.D

采用CPU内部总线方式的数据通路的特点:结构简单，实现容易，性能较低，存在较多的冲突现象;不采用CPU内部总线方式的数据通路的特点:结构复杂，硬件量大，不易实现，性能高，基本不存在数据冲突现象。

与内部总线相区别与联系：专用数据通路方式

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CPU的读/写控制信号的作用是()。

A．决定数据总线上的数据流方向

B．控制存储器操作的读/写类型

C．控制流入、流出存储器信息的方向

D、以上都是

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4．D

读/写控制信号线决定了是从存储器读还是向存储器写，显然A、B、C选项都正确。

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【2016 统考真题】单周期处理器中所有指令的指令周期为一个时钟周期。下列关于单周期处理器的叙述中，错误的是()。

A．可以采用单总线结构数据通路

B.处理器时钟频率较低

C．在指令执行过程中控制信号不变

D.每条指令的CPI为1

解析

5.A

单周期处理器是指所有指令的指令周期为一个时钟周期的处理器，D正确。 $\color{green}{\text{因为每条指令的CPI为1，要考虑比较慢的指令，所以处理器的时钟频率较低}}$ ，B正确。 $\color{green}{\text{单总线数据通路将所有寄存器的输入输出端都连接在一条公共通路上，一个时钟内只允许一次操作，无法完成指令的所有操作}}$ ， $\color{red}{\text{A错误}}$ 。控制信号是CU根据指令操作码发出的信号，对于单周期处理器来说，每条指令的执行只有一个时钟周期，而在一个时钟周期内控制信号并不会变化;若是多周期处理器，则指令的执行需要多个时钟周期，在每个时钟周期控制器会发出不同信号，C正确。

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（R0）+ （（R1）） $\to$ （R1）的数据通路

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题干已给出取值和译码阶段每个节拍的功能和有效控制信号，我们应以弄清楚取指阶段中数据通路的信息流动为突破口，读懂每个节拍的功能和有效控制信号，然后应用到解题思路中，包括划分执行步骤、确定完成的功能、需要的控制信号。

先分析题干中提供的示例(本部分解题时不做要求);

取指令的功能是根据PC的内容所指的主存地址，取出指令代码，经过MDR，最终送至IR。这部分和后面的指令执行阶段的取操作数、存运算结果的方法是相通的。

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要像题目中一样标出C几
只有要送往内存的数据才需要放到MDR中
R0,R1可以直接送到ALU中进行运算

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ADD R1，（R2）的微操作序列

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答案

一份错误答案

$\color{red}{\text{注意}}$ ：没有说明的话默认目的地址是前者
$\color{red}{\text{注意}}$ ：M $\to$ MDR 不需要加大括号

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ADD B，C 即（B）+（C） $\to$ B 和 SUB ACC，H 即（ACC）-（H） $\to$ ACC的控制信号

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一份错误答案

$\mho$(图中：总线和内部总线的区别是什么)
为什么第一条指令的第四行B不用被（）包着，（答案错了吧）
没有表示出主存的结构的话，取指的主存到IR直接连写成M（MAR） $\to$ MDR $\to$ IR

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ADD （R0），R1

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我的答案

注意写进内存时候的微控制信号

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简化的CPU结构

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注意存到ACC前需要经过ALU

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我的答案

注意是ALUop的位数，不是数据的位数
MUX的的作用是执行（PC）+ 4

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取指令操作（）

A.受到上一条指令的操作码控制

B．受到当前指令的操作码控制

C．受到下一条指令的操作码控制

D、是控制器固有的功能，不需要在操作码控制下进行

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取指令阶段完成的任务是将现行指令从主存中取出并送至指令寄存器，这个操作是公共的操作，是每条指令都要进行的，与具体的指令无关，所以不需要操作码的控制。

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在组合逻辑控制器中，微操作控制信号的形成主要与()信号有关。

A．指令操作码和地址码

B.指令译码信号和时钟

C．操作码和条件码

D.状态信息和条件

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3．B

CU 的输入信号来源如下:①经指令译码器 $\color{green}{\text{译码}}$ 产生的指令信息;②时序系统产生的机器周期信号和 $\color{green}{\text{节拍}}$ 信号;③来自执行单元的反馈信息即 $\color{green}{\text{标志}}$ 。前两者是主要因素。

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在微程序控制器中，形成微程序入口地址的是()。

A.机器指令的地址码字段

B.微指令的微地址码字段

C．机器指令的操作码字段

D.．微指令的微操作码字段

15.C

计算机共有32条指令，各个指令对应的微程序平均为4条，则指令对应的微指令为32 $\times$ 4 = 128条，而公共微指令还2条，整个系统中微指令的条数共为 128 + 2= 130条，所以需要 $\lceil log_2 130 \rceil$ =8位才能寻址到130条微指令，答案选C。

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某带中断的计算机指令系统共有101种操作，采用微程序控制方式时，控制存储器中相应最少有（）个微程序。

解析

16.C

若指令系统中具有n种机器指令，则控制存储器中的微程序数至少是n+2个(增加的1个为公共的取指微程序，另1个为对应中断周期的微程序)。因此，控制存储器中的微程序数可以为n+2个。

题目明确说了中断，那么还需要加一个中断的微程序，而不是只多一个取值微程序

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“效率” 与编码

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如果是执行效率的话，直接编码的效率最高

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微PC能不能取代PC

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通常情况下，一个微程序的周期对应一个()。

A.指令周期

B.主频周期

C．机器周期

D.工作周期

解析

一条微指令包含一组实现一定操作功能的微命令。许多条微指令组成的序列构成微程序，微程序则完成对应指令的解释执行。在采用微程序控制器的CPU中，一条指令对应一个微程序，一个微程序由许多微指令构成，一条微指令会发出很多不同的微命令。

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【2017统考真题】下列关于主存储器（MM）和控制存储器（CS）的叙述，错误的是()。

A. MM在CPU外，CS在CPU内

B. MM按地址访问，CS按内容访问

解析

总的微指令条数=(4-1)×80+1=241条，每条微指令占一个控制存储器单元，控制存储器CM的容量为2的n次幂，而241刚好小于256，所以CM的容量=256×32位=1KB。

CM是2的整数倍
算总指令的时候，是在平均微指令条数上减1

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某微程序控制器中，采用水平型直接控制（编码）方式的微指令格式，后续微指令地址由微指令的下地址字段给出。已知机器共有28个微命令，6个互斥的可判定的外部条件，控制存储器的容量为512×40位。试设计其微指令的格式，并说明理由。

解析

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注意是直接控制，不是求 $2^n$ 中的n

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天勤例题

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看一下就好跟上一章类似

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【2009统考真题】某计算机的指令流水线由4个功能段组成，指令流经各功能段的时间(忽略各功能段之间的缓存时间）分别为90ns、80ns、70ns 和 60ns，则该计算机的CPU周期至少是( )。

A. 90ns

B. 80ns

C.70ns

D. 60ns

解析

时钟周期应以各功能段的最长执行时间为准，否则用时较长的流水段的功能将不能正确完成，因此应选90ns。

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【2010统考真题】下列不会引起指令流水线阻塞的是（）。

A．数据旁路

B．数据相关

C．条件转移

D．资源冲突

解析

2.A

采用流水线方式，相邻或相近的两条指令可能会因为存在某种关联，后一条指令不能按照原指定的时钟周期运行，从而使流水线断流。有三种相关可能引起指令流水线阻塞:①结构相关，又称资源相关;②数据相关;③控制相关，主要由转移指令引起。

数据旁路技术的主要思想是，直接将执行结果送到其他指令所需要的地方，使流水线不发生停顿，因此不会引起流水线阻塞。

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下列关于超标量流水线的描述中，不正确的是()。

A.在一个时钟周期内一条流水线可执行一条以上的指令

B.一条指令分为多段指令由不同电路单元完成

C．超标量通过内置多条流水线来同时执行多个处理器，其实质是以空间换取时间

D.超标量流水线是指运算操作并行

解析

超标量流水线是指在一个时钟周期内一条流水线可执行一条以上的指令，因此A正确。一条指令分为多段指令，由不同电路单元完成，因此B正确。超标量通过内置多条流水线来同时执行多个处理器，其实质是以空间换取时间，因此C正确。

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2017 统考真题：超标量流水线

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$\mho$(什么是动态调度技术)

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流水CPU是由一系列称为“段”的处理线路组成的。一个m段流水线稳定时的CPU的吞吐能力，与m个并行部件的CPU的吞吐能力相比，()。

A．具有同等水平的吞吐能力

B．不具备同等水平的吞吐能力

C．吞吐能力大于前者的吞吐能力

D.吞吐能力小于前者的吞吐能力

解析

吞吐能力是指单位时间内完成的指令数。 $m$ 段流水线在第 $m$ 个时钟周期后，每个时钟周期都可以完成一条指令;而 $m$ 个并行部件在 $m$ 个时钟周期后能完成全部的 $m$ 条指令，等价于平均每个时钟周期完成一条指令。因此两者的吞吐能力等同。

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常规标量单流水线处理机

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超标量流水线

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超标量流水线

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题解的方法不够完美，看图可得2 $\Delta_t + \dfrac{20}{4} \Delta_t$

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2016年，数据冒险

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【2017统考真题】下列关于指令流水线数据通路的叙述中，错误的是()。

A.包含生成控制信号的控制部件

B.包含算术逻辑运算部件（ALU)

C.包含通用寄存器组和取指部件

D. 由组合逻辑电路和时序逻辑电路组合而成

解析

五阶段流水线可分为取指F、译码/取数ID、执行EXC、存储器读MEM、写回 WriteBack。数字系统中，各个子系统通过数据总线连接形成的数据传送路径称为数据通路，包括程序计数器、算术逻辑运算部件、通用寄存器组、取指部件等，不包括 $\color{green}{\text{控制部件}}$ ，选A。

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关于流水线技术的说法中，错误的是()。

A.超标量技术需要配置多个功能部件和指令译码电路等

B.与超标量技术和超流水线技术相比，超长指令字技术对优化编译器要求更高，而无其他硬件要求

C.流水线按序流动时，在RAW、WAR和WAW中，只可能出现RAW相关

D.超流水线技术相当于将流水线再分段，从而提高每个周期内功能部件的使用次数

解析

17.B

要实现超标量技术，要求处理机中配置多个功能部件和指令译码电路，以及多个寄存器端口和总线，以便能实现同时执行多个操作，因此A正确;超长指令字技术对 $\color{green}{\text{Cache}}$ 的容量要求 $\color{green}{\text{更大}}$ ，因为需要执行的指令长度也许会很长，因此B错误;流水线按序流动，肯定不会出现先读后写(WAR）和写后写(WAW)相关（根据定义可知)。只可能出现没有等到上一条指令写入，当前指令就去读寄存器的错误（此时可采用旁路相关来解决)，因此C正确。由超流水线技术的定义易知D正确。

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2020真题，CPI为1的CPU

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现有四级流水线，分别完成取指令、指令译码并取数、运算、回写四步操作，假设完成各部操作的时间依次为100ns、100ns、80ns和50ns。试问:

1)流水线的操作周期应设计为多少?

2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施)，试分析第二条指令要推迟多少时间进行才不会出错。

3）若在硬件设计上加以改进，至少需要推迟多少时间?

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加数据旁路技术

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看一眼即可，注意时空图该怎么画

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2012年真题

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移位和除2得到的结果并不一样

除法和移位的对比

$\mho$(还是没看懂阻塞的原因)
$\mho$(按序发射、按序完成的特点是啥)

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2014年真题

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注意取完指之后，PC会加4
每隔一条都数据相关

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cache+页式存储

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ch6.总线

【2011统考真题】在系统总线的数据线上，不可能传输的是()。

A.指令

B.操作数

C．握手（应答）信号

D.中断类型号

解析

取指令时，指令便是在数据线上传输的。操作数显然在数据线上传输。中断类型号用以指出中断向量的地址，CPU响应中断请求后，将中断应答信号(INTR）发回数据总线，CPU从数据总线上读取中断类型号后，查找中断向量表，找到相应的中断处理程序入口。而握手（应答）信号属于通信联络控制信号，应在 $\color{green}{\text{控制总线}}$ 上传输。

$\blacktriangleright$(我的理解是在外部总线上传输)

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【2012统考真题】某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（）.

A. 20ns

B.40ns

C.50ns

D. 80ns

解析

3.C

由于总线频率为100MHz，因此时钟周期为 10ns。总线位宽与存储字长都是32位，因此每个时钟周期可传送一个32位存储字。猝发式发送可以连续传送地址连续的数据，因此总传送时间为:传送地址10ns，传送128位数据40ns，共需50ns。

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【2014统考真题】一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连续单元读出或写入多个数据。这种总线事务方式称为().

A．并行传输

B．串行传输

C．突发传输

D．同步传输

解析

5.C

猝发（突发）传输是在一个总线周期中，可以传输多个存储地址连续的数据，即一次传输一个地址和一批地址连续的数据，并行传输是在传输中有多个数据位同时在设备之间进行的传输，串行传输是指数据的二进制代码在一条物理信道上以位为单位按时间顺序逐位传输的方式，同步传输是指传输过程由统一的时钟控制。

虽然2022中的考纲好像总线事务是新增的，但是2014年就考过了

地址和数据在不同的总线上传输，根据总线传输信息的内容进行区分，地址在地址总线上传输，数据在数据总线上传输。

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传输一幅分辨率为640×480像素、颜色数量为65536的照片（采用无压缩方式)，设有效数据传输率为56kb/s，大约需要的时间是（)。

A.34.82s

B.43.86s

c.85.71s

D.87.77s

解析

65536= $2^{16}$ 色，因此颜色深度为16位，占据的存储空间为640×480×16=4915200位。有效传输时间=4915200/(56× $10^3$)s $\approx$ 87.77s。

他这里的k是1000，不是1024

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微机中控制总线上完整传输的信号有

C．总线之间须通过桥接器相连

D. PCI-Express×16采用并行传输方式

解析

多总线结构用速率高的总线连接高速设备，用速率低的总线连接低速设备。一般来说，CPU是计算机的核心，是计算机中速度最快的设备之一，所以A正确。突发传送方式把多个数据单元作为一个独立传输处理，从而最大化设备的吞吐量。现实中一般用支持突发传送方式的总线来提高存储器的读写效率，B正确。各总线通过桥接器相连，后者起流量交换作用。PCI-Express总线都采用 $\color{green}{\text{串行数据包}}$ 传输数据，所以选D。

PCIE

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【2019统考真题】假定一台计算机采用3通道存储器总线，配套的内存条型号为DDR3-1333，即内存条所接插的存储器总线的工作频率为1333MHz，总线宽度为64位，则存储器总线的总带宽大约是()。

A. 10.66GB/s

B.32GB/s

C.64GB/s

D.96GB/s

解析

由题目可知，计算机采用3通道存储器总线，存储器总线的工作频率为1333MHz，即1秒内传送1333M次数据，总线宽度为64位即单条总线工作一次可传输8字节(Byte)，因此存储器总线的总带宽为3×8×1333MB/s，约为32GB/s，所以选B.

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2020真题QPI总线

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带公式，注意每个时钟周期传两次

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读和写的平均传输速率

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$\mho$(如何理解这个平均传输速率的算法)

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ch7.输入

在微型机系统中，I/O设备通过（)与主板的系统总线相连接。

A．DMA控制器

B．设备控制器

C．中断控制器

D．I/O端口

解析

IO设备不可能直接与主板总线相连，它总是通过设备控制器来相连的。

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下列关于IO指令的说法中，错误的是（)。

A.I/O指令是CPU系统指令的一部分

B.IO指令是机器指令的一类

C. IO指令反映CPU和IO设备交换信息的特点

D.I/O指令的格式和通用指令格式相同

解析

2.D

IO指令是指令系统的一部分，是机器指令的一类，但其为了反映与IO设备交互的特点格式和其他通用指令相比有所 $\color{green}{\text{不同}}$ 。

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以下关于通道程序的叙述中，正确的是()。

A．通道程序存放在主存中

B.通道程序存放在通道中

C．通道程序是由CPU执行的

D、通道程序可以在任何环境下执行I/O操作

解析

3.A

通道程序存放在 $\color{green}{\text{主存}}$ 而非通道中，由通道从主存中取出并执行。 $\color{green}{\text{通道程序}}$ 由 $\color{green}{\text{通道}}$ 执行，且 $\color{red}{\text{只能}}$ 在具有通道的IO系统中执行。

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按照打字原理来划分

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$\color{red}{\text{原理}}$ ：可分为 $\color{green}{\text{击打式}}$ 和 $\color{green}{\text{非击打式}}$ 两种
能否打出 $\color{red}{\text{汉字}}$ 来分，可分为 $\color{green}{\text{点阵式打印机}}$ 和 $\color{green}{\text{活字式打印机}}$

转速是用来求查询扇区所需要的时间（ $\color{green}{\text{旋转延迟时间}}$ ）

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【2015统考真题】若磁盘转速为7200转/分，平均寻道时间为8ms，每个磁道包含1000个扇区，则访问一个扇区的平均存取时间大约是().

A. 8.1ms

B.12.2ms

C.16.3ms

D.20.5ms

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注意要用平均延迟时间来当旋转延迟时间

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【2019统考真题】下列关于磁盘存储器的叙述中，错误的是（）

A.磁盘的格式化容量比非格式化容量小

B．扇区中包含数据、地址和校验等信息

C.磁盘存储器的最小读写单位为1字节

D.磁盘存储器由磁盘控制器、磁盘驱动器和盘片组成

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12.C
磁盘存储器的最小读写单位为一个扇区，即磁盘 $\color{green}{\text{按块存取}}$ ，C错误。磁盘存储数据之前需要进行格式化，将磁盘分成扇区，并写入信息，因此磁盘的格式化容量比非格式化容量小，A正确。磁盘扇区中包含数据、地址和校验等信息，B正确。磁盘存储器由磁盘控制器、磁盘驱动器和盘片组成，D正确。

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综合题

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数据总线上传输的信息

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I/O接口中的命令字
I/O接口中的状态字
中断类型号

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在统一编址的方式下，区分存储单元和IO设备是靠（）。

A.不同的地址码

B.不同的地址线

C．不同的控制线

D.不同的数据线

解析

在统一编址的情况下，没有专门的I/O指令，因此用访存指令来实现I/O操作，区分存储单元和I/O设备是靠它们各自不同的地址码。

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I/O接口的功能

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下列关于IO端口和接口的说法中，正确的是()。

A．按照不同的数据传送格式，可将接口分为同步传送接口和异步传送接口

B．在统一编址方式下，存储单元和IO设备是靠不同的地址线来区分的

C．在独立编址方式下，存储单元和IO设备是靠不同的地址线来区分的

D、在独立编址方式下，CPU需要设置专门的输入/输出指令访问端口

解析

选项D显然正确。按照不同的数据传送格式，可将接口分为并行接口和串行接口，因此A错;在统一编址方式下，存储单元和VO设备是靠不同的地址码而非地址线来区分的，因此 B错;在独立编址方式下，存储单元和UO设备是靠不同的指令来区分的，因此C错。

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磁盘驱动器向盘片磁道记求数据时采用()方式写入。

B．串行
C．并行-串行
D.串行-并行
A.并行

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8.B

磁盘驱动器向盘片磁道记录数据时采用串行方式写入。

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【2017统考真题】I/O指令实现的数据传送通常发生在（).

A. I/O设备和I/O端口之间

B.通用寄存器和I/O设备之间

C. I/O端口和I/O端口之间

D.通用寄存器和I/O端口之间

解析

I/O端口是指I/O接口中用于缓冲信息的寄存器，由于主机和I/O设备的工作方式和工作速度有很大差异，I/O端口应运而生。在执行一条指令时，CPU使用地址总线选择所请求的I/O端口，使用数据总线在CPU寄存器和端口之间传输数据，所以选D。

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【2009统考真题】下列选项中，能引起外部中断的事件是（)。

A．键盘输入

B．除数为0

C．浮点运算下溢

D.访存缺页

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外部中断是指CPU 执行指令以外的事件产生的中断，通常指来自CPU 与内存以外的中断。A中键盘输入属于外部事件，每次键盘输入CPU都需要执行中断以读入输入数据，所以能引起外部中断。B中除数为0属于异常，也就是内中断，发生在CPU内部。C中浮点运算下溢将按机器零处理，不会产生中断。而D访存缺页属于CPU执行指令时产生的中断，也不属于外部中断。所以能产生外部中断的只能是输入设备键盘。

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【2010统考真题】单级中断系统中，中断服务程序内的执行顺序是

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首先明确： $\color{green}{\text{关中断}}$ ， $\color{green}{\text{保存断点}}$ ， $\color{green}{\text{识别中断源}}$ 都是由硬件实现的
注意题目明说了是， $\color{green}{\text{单级中断系统}}$ ，所以不允许中断嵌套，也就是中断服务程序中不可能出现开中断，进入下一层中断
所以由，中断服务程序执行的内容为：保存现场，

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【2014统考真题】若某设备中断请求的响应和处理时间为100ns，每 400ns发出一次中断请求，中断响应所允许的最长延迟时间为50ns，则在该设备持续工作过程中，CPU用于该设备的IO时间占整个CPU 时间的百分比至少是()。

A. 12.5%

B.25%

c.37.5%

D.50%

解析

5.B

每400ns 发出一次中断请求，而响应和处理时间为 100ns，其中容许的延迟为干扰信息，因为在50ns 内，无论怎么延迟，每400ns 仍要花费100ns 处理中断，所以该设备的IO时间占整个CPU时间的百分比为100ns/400ns = 25%。

Q：为什么不是100/(400+100) = 20%
A：每400ns发一次请求，证明cpu可以在400ns将请求处理掉，所以100ns是在400ns内的，参考文献

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【2012统考真题】响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括（）。

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保存通用寄存器的内容是在进入中断服务程序后首先进行的操作。

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以下说法中，错误的是（）。

A．中断服务程序一般是操作系统模块

B.中断向量方法可提高中断源的识别速度

C．中断向量地址是中断服务程序的入口地址

D.重叠处理中断的现象称为中断嵌套

解析

中断服务程序是处理器处理的紧急事件，可理解为一种服务，是通过执行事先编好的某个特定的程序来完成的，一般属于操作系统的模块，以供调用执行，因此A 正确。中断向量由向量地址形成部件，即由硬件产生，并且不同的中断源对应不同的中断服务程序，因此通过该方法，可以较快速地识别中断源，因此B正确。中断向量是中断服务程序的入口地址， $\color{green}{\text{中断向量地址}}$ 是内存中存放中断向量的地址，即 $\color{green}{\text{中断服务程序入口地址的地址}}$ ，因此C错误。重叠处理中断的现象称为中断嵌套，因此D正确。

还记的操作系统的实验，中断服务程序确实是自己写的，编译到操作系统中去的

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可以提出中断的情况，浮点数运算，cache，外部事件

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浮点数下溢可以当机器零处理

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DMA与程序中断方式

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$\color{red}{\text{注}}$ ： $\color{green}{\text{DMA的优先级}}$ 比 $\color{green}{\text{程序中断的优先级}}$ 要 $\color{red}{\text{高}}$

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DMA与程序中断方式

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$\color{green}{\text{执行过程的末尾}}$ ，不是每条 $\color{green}{\text{指令周期结束之后}}$
只是从新执行之前的程序，并不需要转移

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能产生 DMA请求的总线部件是

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$\color{red}{\text{只有}}$ 具有DMA接口的设备才能产生DMA请求，即使当前设备是高速设备或需要与主机批量交换数据，若没有DMA接口的话，也不能产生 DMA请求。

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中断响应由高到低的优先次序宜用

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中断优先级由高至低为访管→程序性→重新启动。重新启动应当等待其他任务完成后再进行，优先级最低，访管指令最紧迫，优先级最高。硬件故障优先级最高，访管指令优先级要高于外部中断。

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在具有中断向量表的计算机中，中断向量地址是（ )。

A．子程序入口地址

B．中断服务程序的入口地址

C．中断服务程序入口地址的地址

D.中断程序断点

解析

中断向量地址是中断向量表的地址，由于中断向量表保存着中断服务程序的入口地址，所以 $\color{green}{\text{中断向量地址}}$ 是 $\color{green}{\text{中断服务程序入口地址的地址}}$ 。

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在配有通道的计算机系统中，用户程序需要输入/输出时，引起的中断是()。

A.访管中断

B.I/O中断

C．程序性中断

D.外中断

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用户程序需要输入/输出时，需要调用操作系统提供的接口（请求操作系统服务)，此时会引起访管中断，系统由用户态转为核心态。

$\blacktriangleright$(为什么不是I/O中断)

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在中断周期中，由（）将允许中断触发器置0。

A．关中断指令

B．中断隐指令

C．开中断指令

D．中断服务程序

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24．B

在 DMA传送方式中，由外部设备向DMA控制器发出DMA请求信号，然后由DMA 控制器向CPU 发出总线请求信号。在 DMA方式中， $\color{red}{\text{DMA 控制器}}$ 在传送期间有 $\color{green}{\text{总线控制权}}$ ，这时CPU $\color{green}{\text{不能响应I/O中断}}$ 。

$\mho$(那此时CPU除了运算，还可以干些什么呢)

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下列叙述中，（）是正确的。

A.程序中断方式和DMA方式中实现数据传送都需要中断请求

B.程序中断方式中有中断请求，DMA方式中没有中断请求

C．程序中断方式和DMA方式中都有中断请求，但目的不同

D. DMA要等指令周期结束时才可以进行周期窃取

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程序中断方式在数据传输时，首先要发出中断请求，此时CPU 中断正在进行的操作，转而进行数据传输，直到数据传送结束，CPU才返回中断前执行的操作。DMA方式只是在 DMA的前处理和后处理过程中需要用中断的方式请求CPU操作，但在数据传送过程中，并不需要中断请求，因此A错误。DMA方式和程序中断方式都有中断请求，但目的不同，程序中断方式的中断请求是为了进行数据传送，而DMA方式中的中断请求只是为了获得总线控制权或交回总线控制权，因此B错误、C正确。CPU对 DMA的响应可在指令执行过程中的 $\color{green}{\text{任何两个存取周期之间}}$ ，因此D错误。

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【2013统考真题】下列关于中断IO方式和DMA方式比较的叙述中，错误的是( )。

A．中断I/O方式请求的是CPU处理时间，DMA方式请求的是总线使用权

B.中断响应发生在一条指令执行结束后，DMA响应发生在一个总线事务完成后

C．中断I/O方式下数据传送通过软件完成，DMA方式下数据传送由硬件完成

D.中断I/O方式适用于所有外部设备，DMA方式仅适用于快速外部设备

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中断处理方式:在IO设备输入每个数据的过程中，由于无须CPU干预，因而可使CPU与IO设备并行工作。仅当输完一个数据时，才需CPU花费极短的时间去做一些中断处理。因此中断申请使用的是CPU处理时间，发生的时间是在一条指令执行结束之后，数据在软件的控制下完成传送。而DMA方式与之不同。DMA方式:数据传输的基本单位是数据块，即在CPU与I/O 设备之间，每次传送至少一个数据块;DMA 方式每次申请的是总线的使用权，所传送的数据是从设备直接送入内存的，或者相反;仅在传送一个或多个数据块的开始和结束时，才需要CPU干预，整块数据的传送是在控制器的控制下完成的。

B选项参见上一题：存取事件可以理解为一个总线事务
D选项应该是有DMA控制器的设备都可以

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关于中断和DMA，下列说法中正确的是（）。

A. DMA请求和中断请求同时发生时，响应DMA请求

B. DMA请求、非屏蔽中断、可屏蔽中断都要在当前指令结束之后才能被响应

C.非屏蔽中断请求优先级最高，可屏蔽中断请求优先级最低

D.若不开中断，所有中断请求就不能响应

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DMA请求的优先级高于中断请求，以防止高速设备数据丢失，因此选项A正确。中断必须在CPU执行指令结束时才可被响应，而 DMA请求在每个 $\color{green}{\text{机器周期}}$ 结束后应可被响应，因此选项B错误。 $\color{green}{\text{DMA 的优先级}}$ 要比外中断（非屏蔽中断、可屏蔽中断）高，因此C错误。内中断是不可被屏蔽的，因此即使不开中断，仍可响应 $\color{green}{\text{内中断}}$ ，因此选项D错误。

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在主机和外设的信息传送中，()不是一种程序控制方式。

A．直接程序传送

B．程序中断

C.直接存储器存取（DMA)

D.通道控制

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只有DMA方式是靠硬件电路实现的，三种基本的程序控制方式即直接程序传送、程序中断、通道控制都需要程序的干预。

$\color{red}{\text{通道}}$ 是一种 $\color{green}{\text{程序控制方式}}$

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在DMA方式传送数据的过程中，由于没有破坏（）的内容，所有CPU可以正常工作(访存除外)。

A.程序计数器

B.程序计数器和寄存器

C．指令寄存器

D.堆栈寄存器

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39.B

DMA方式传送数据时，挪用周期不会改变CPU现场，因此无须占用CPU的程序计数器和寄存器。

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在DMA 方式下，数据从内存传送到外设经过的路径是

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40．B

DMA方式不经过CPU，输出从内存经过数据总线，传送到 DMA 控制器的 DMAC 中，再传送给外设。类似这样的传输路径称为数据通路。

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【2015统考真题】在采用中断IO方式控制打印输出的情况下，CPU和打印控制接口中的IO端口之间交换的信息不可能是()。

A.打印字符

B.主存地址

C．设备状态

D.控制命令

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41.B

在程序中断IO 方式中，CPU和打印机直接交换，打印字符直接传输到打印机的I/O端口，不会涉及主存地址。而CPU和打印机通过I/O端口中的状态口和控制口来实现交互。

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【2019统考真题】某设备以中断方式与CPU进行数据交换，CPU主频为1GHz，设备接口中的数据缓冲寄存器为32位，设备的数据传输率为50kB/s。若每次中断开销（包括中断响应和中断处理）为1000个时钟周期，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是()。

A. 1.25%

B. 2.5%

C. 5%

D.12.5%

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设备接口中的数据缓冲寄存器为32位，即一次中断可以传输4B数据，设备数据传输率为50kB/s，共需要12.5k 次中断，每次中断开销为1000 个时钟周期，CPU主频为1GHz，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是(12.5k×1000)/1G= 1.25%。

$\color{green}{\text{数据缓冲寄存器}}$ ：一次中断可以传输的数据大小

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2019年真题，DMA

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假定某IO设备向CPU传送信息的最高频率为4万次/秒，而相应中断处理程序的执行时间为40 $\mu$ s，则该I/O设备是否可采用中断方式工作?为什么?

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IO设备传送一个数据的时间为1/(4× $10^4$ )s = 25 $\mu$ s，所以请求中断的周期为25$\mu$s，而相应中断处理程序的执行时间为40$\mu$s，大于请求中断的周期，会丢失数据（单位时间内TO请求数量比中断处理的多，自然会丢失数据)，所以不能采用中断方式。

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在程序查询方式的输入/输出系统中，假设不考虑处理时间，每个查询操作需要100 个时钟周期，CPU的时钟频率为50MHz。现有鼠标和硬盘两个设备，而且CPU必须每秒对鼠标进行30次查询，硬盘以32位字长为单位传输数据，即每32位被CPU查询一次，传输率为2× $2^{20}$ B/s。求CPU对这两个设备查询所花费的时间比率，由此可得出什么结论?

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硬盘一般不适用程序查询的方式

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2012年真题，计算机的性能指标、存储器的性能指标、DMA 的性能分析、DMA方式的特点及多体交叉存储器的性能分析

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cpu 和 cache 和主存，而cache与主存之间交换数据的单位是块，且只有cache确实的时候才需要访存
- 为什么不是用存储器总线的位数，这里的存储器指的是磁盘
注意进位： 0.3 $\times \dfrac{0.0005}{100}$ = 1.5
最后一题，这里求的是理论带宽，不是离散次的情况
- 离散次的求法：$\dfrac{4}{40 ns = 40 ns} \times 4B$
- 这里的进位单位是1000，$\mho$(怎么确定进位单位)

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2016年真题，异步串行通信

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有一个起始位，题目没有给出
Q：为什么都是只用 $\color{green}{\text{+ 10}}$ 的响应周期
A：看起来好像是需要 $\color{green}{\text{+ 20}}$ （前面的10和后面的10），但实际上，后面的10是不用算的，他是下一个请求的开始
Q：为什么CPU是20 $\times$ 4 ,但是一个字符的传送时间是 15 $\times$ 4
A：因为传送的时间中，后面的时间用被算在了0.5ms里面

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执行程序的轨迹与中断屏蔽字

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次序肯定能求对的
稍微瞄一下所谓的「执行程序的轨迹」怎么画就好了

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假设磁盘采用DMA方式与主机交换信息，其传输速率为2MB/s，而且 DMA的预处理需要1000个时钟周期，DMA完成传输后处理中断需要500个时钟周期。若平均传输的数据长度为4KB，试问在硬盘工作时，50MHz的处理器需用多大的时间比率进行DMA辅助操作（预处理和后处理）?

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$\color{red}{\text{DMA传送过程}}$ 包括 $\color{green}{\text{预处理}}$ 、 $\color{green}{\text{数据传送}}$ 和 $\color{green}{\text{后处理}}$ 三个阶段。

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一个 DMA接口可采用周期窃取方式把字符传送到存储器，它支持的最大批量为400B。若存取周期为0.2 $\mu$ s，每处理一次中断需5 $\mu$ s，现有的字符设备的传输率为9600b/s。假设字符之间的传输是无间隙的，试问DMA方式每秒因数据传输占用处理器多少时间?若完全采用中断方式，又需占处理器多少时间（忽略预处理所需时间)?

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Q：存储周期对结果的影响是什么
A：一个存储周期，就是传送一个字符的时间

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自编题

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第二题，应该是第一题的4/5

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【2018统考真题】假定计算机的主频为500MHz,CPI为4。现有设备A和B，其数据传输率分别为2MB/s 和40MB/s，对应IO接口中各有一个32位数据缓冲寄存器。回答下列问题，要求给出计算过程。

1）若设备A采用定时查询I/O方式，每次输入/输出都至少执行10条指令。设备A最多间隔多长时间查询一次才能不丢失数据?CPU 用于设备A 输入/输出的时间占CPU总时间的百分比至少是多少?

2）在中断IO方式下，若每次中断响应和中断处理的总时钟周期数至少为400，则设备B能否采用中断IO方式?为什么?

3）若设备B采用 DMA 方式，每次 DMA传送的数据块大小为1000B，CPU用于DMA预处理和后处理的总时钟周期数为500，则CPU用于设备B输入/输出的时间占CPU总时间的百分比最多是多少?

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第一题和最后一道题皆能做对
第二题我算出来是50个时钟周期，否则数据会丢失

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