凑数
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下列各类存储器中,不采用随机存取方式的是
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- dimm和ddr的区别:DIMM：dual in-line memory module，就是内存条。SDRAM：就是内存条上的芯片，现在都用DDR Dram、DDR2、DDR3，DDR4也马上就出来啦。,参考文献
- 介绍DIMM的三种类型，区别是什么？
- DRAM、SDRAM及DDR SDRAM之间的概念详解(ddr1-ddr4的历史渊源)
- ROM，PROM，EPROM，EEPROM
- ROM，RAM，Cache，Mask ROM，PROM，EPROM，EEPROM，Flash Memory有什么区别和联系
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|磁盘是属于什么类型的存储
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|存储器的可寻址单元数
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|相联存储器
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|多级存储器系统的说法
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6.A
主存和辅存之间的数据调动是由硬件和操作系统共同完成的，仅对应用级程序员透明。CPU与主存可直接交换信息。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|主存系统的访问效率
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- 注意主存系统的访问效率公式
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为()。
A. 21
B.22
C.23
D.24
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- 地址线+数据线+片选线+读写控制线
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|DRAM和SRAM的区别
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- 题目问的是错误的是
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|地址复用技术
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- $\mho$(没怎么看明白)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|地址引脚和数据引脚的计算
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- 地址复用技术地址引脚的数量减半
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|RAM和ROM的比较
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|闪存的特点
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|U盘
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|某计算机系统，其操作系统保存于硬盘上，其内存储器应该采用()。
A.RAM
B.ROM
C.RAM和ROM
D.均不完善
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15.C
因计算机的操作系统保存于硬盘上，所以需要 BIOS 的引导程序将操作系统引导到主存(RAM) 中，而引导程序则固化于ROM 中。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|下列关于EPROM说法正确的是（)。
A.EPROM是可改写的，因此可以作为随机存储器
B.EPROM是可改写的，但不能作为随机存储器
C.EPROM是不可改写的，因此不能作为随机存储器
D.EPROM只能改写一次，因此不能作为随机存储器
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16.B
EPROM可多次改写，但改写较为烦琐，写入时间过长，且改写的次数有限，速度较慢，因此不能作为需要频繁读写的RAM使用。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|动态半导体存储器的特点
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|【2015统考真题】下列存储器中，在工作期间需要周期性刷新的是（ )。
A. SRAM
B. SDRAM
C.ROM
D.FLASH
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18．B
DRAM 使用电容存储，所以必须隔一段时间刷新一次，若存储单元未被刷新，则存储的信息就会丢失。SDRAM表示同步动态随机存储器。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|显示器的刷新
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- $\mho$(什么是多体交叉存储)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|RAM芯片的刷新
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|芯片串联
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|芯片串联
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|MAR位数和主存地址空间大小的关系
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|字位扩展
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|字位扩展
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|芯片的地址范围
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|电路分析
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|DRAM行数和列数的设计分析
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$\mho$(这道题和下面这道题的区别是什么)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|低位交叉存储器
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|低位交叉存储器操作时间
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$\mho$(没看懂)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|高位多体交叉存储器的描述
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2015年统考真题 交叉存储中地址冲突
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2017年统考真题 double与多提交叉存储器
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|四体并行交叉存储器
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- 注意是整个存储器的速度和单个个体的速度不是一个概念
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|某计算机字长32位，存储体的存储周期为200ns。
1）采用四体交叉工作，用低2位的地址作为体地址，存储数据按地址顺序存放。主机最快多长时间可以读出一个数据字?存储器的带宽是多少?
2）若4个体分别保存主存中前1/4、次1/4、再下个1/4、最后1/4这四段的数据，即选用高2位的地址作为体地址，可以提高存储器顺序读出数据的速度吗?为什么?
3）若把存储器改成单体4字宽度，会带来什么好处和问题?
4）比较采用四体低位地址交叉的存储器和四端口读出的存储器这两种方案的优缺点。
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关于交叉存储器的题目在2013年、2015年出现过两次，希望能引起读者的足够重视.本题应是这一类题中较难的。
1）因为每个体的存取周期是200ns。四体交叉轮流工作，每两个体间读出操作的延时为1/4个存储周期，理想情况是每个存取周期平均可读出4个数据字，读出一个数据字的时间平均为200ns/4 = 50ns。数据字长为32位，数据传输率为32位/50ns = 640Mb/s =80MB/s。
2）若对多体结构的存储器选用高位地址交叉，通常起不到提高存储器读写速度的作用，因为它不符合程序运行的局部性原理，一次连续读出彼此地址相差一个存储体容量的4个字的机会太少。因此，通常只有一个存储模块在不停地忙碌，其他存储模块是空闲的。
3）若把存储器的字长扩大为原来的4倍，实现的则是一个单体4字结构的存储器，每次读可以同时读出4个字的内容，有利于提高存储器每个字的平均读写速度，但其灵活性不如多体单字结构的存储器，还会多用到几个缓冲寄存器。
4）多端口存储器是对同一个存储体使用多套读写电路实现的，扩大存储容量的难度显然比多体结构的存储器要大，而且不能对多端口存储器的同一个存储单元同时执行多个写入操作，而多体结构的存储器则允许在同一个存储周期对几个存储体执行写入操作。
- $\mho$(这里的带宽好像和之前的带宽的求法不太一样)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|cache是主存内容的副本
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|存储单元和主存块
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3.C
由于Cache共有16块，采用2路组相联，因此共分为8组，组号为0，1,2,…,7。主存的某一字块按模8映射到Cache某组的任一字块中，即主存的第0，8，16,…字块可以映射到Cache第0组的任一字块中。每个主存块大小为32B，因此 129号单元位于第4块主存块中（注意是从0开始的)，因此将映射到Cache 第4组的任一字块中。
注意:由于在计算机系统结构和计算机组成原理的某些教材中介绍的组相联与此处的组相联并不相同，导致部分读者对题目理解错误。读者应以真题为准，以后再出现类似的题目，应以此种解答方式为标准。而且组号通常是从0而不是从1开始的（从选项也可看出)。
- 存储单元相当于一个字，(内存块的大小和cache块大小一致，块中又分存储字(每个存储字用地址编号)，存储字中又分每一个bit)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|4.【2012统考真题】假设某计算机按字编址，Cache有4行，Cache和主存之间交换的块大小为1个字。若Cache 的内容初始为空，采用2路组相联映射方式和LRU替换策略，则访问的主存地址依次为0,4,8,2,0,6,8,6,4,8时，命中Cache 的次数是()。
A.1
B.2
C.3
D.4
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- 本题跟常规的组相联并不是一个东西
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|6.关于Cache 的更新策略，下列说法中正确的是()。
A.读操作时，全写法和写回法在命中时应用
B．写操作时，写回法和写分配法在命中时应用
C．读操作时，全写法和写分配法在失效时应用
D.写操作时，写分配法、非写分配法在失效时应用
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6.D
在写不命中时，加载相应的低一层中的块到高速缓存(Cache）中，然后更新这个高速缓存块，称为写分配法;而避开Cache，直接把这个字写到主存中，则称为非写分配法。这两种方法都是在不命中 Cache 的情况下使用的，而写回法和全写法是在命中 Cache 的情况下使用的。在写Cache时，写分配法和写回法搭配使用，非写分配法和全写法搭配使用。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|Cache的地址映射表大小
10．某存储系统中，主存容量是Cache容量的4096倍，Cache被分为64个块，当主存地址和Cache地址采用直接映像方式时，地址映射表的大小应为()。(假设不考虑一致维护和替换算法位。)
A.6 × 4097 bit
B. 64 × 12 bit
C．6 × 4096 bit
D.64 × 13 bit
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|11．有效容量为128KB的Cache，每块16B，采用8路组相联。字节地址为1234567H的单元调入该Cache，则其Tag 应为()。
A.1234H
B.2468H
C.048DH
D.12345H
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|默认按字节编址
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这里虽然指定字的长度为32位，但是是按照字节编址的
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2016统考真题：c语言与cache
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为什么分母是8，数组中的每个元素都要访问两次，第一次是求加法的时候，第二次是赋值的时候，每次载入cache的时候载入4个元素
为什么分子是1，当求加法的时候， $\color{green}{\text{四个中的第一个元素}}$ 被载入cache，赋值的时候 $\color{green}{\text{这个}}$ 元素就cache命中了
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|物理地址与逻辑地址
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|虚拟地址、物理地址、cpu寻址
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|【2014统考真题】采用指令Cache与数据Cache分离的主要目的是()。
A．降低Cache的缺失损失
B．提高Cache 的命中率
C．降低CPU平均访存时间
D.减少指令流水线资源冲突
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15.D
把指令Cache 与数据Cache分离后，取指和取数分别到不同的Cache中寻找，则指令流水线中取指部分和取数部分就可以很好地避免冲突，即减少了指令流水线的冲突。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|写分配的选择
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|某计算机的主存地址位数为32位，按字节编址。假定数据Cache中最多存放128个主存块，采用四路组相联方式，块大小为64B，每块设置了1位有效位。采用一次性写回策略，为此每块设置了1位“脏”位。要求:
1)分别指出主存地址中标记( Tag)、组号(Index )和块内地址(Offset)三部分的位置与位数。
2）计算该数据Cache的总位数。
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- 组号不是由 $\color{green}{\text{几}}$ 路组相联的 $\color{green}{\text{组}}$ 决定的，这里的组号相当于直接映射中的行号
- $\mho$(什么是数据cache)：为了跟指令cache区分开来
- $\mho$(什么叫数据cache的总位数)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2010统考真题：cache与c语言
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- $\mho$(什么是替换算法的控制位)
- 除以8因为算式中的那个B
- 大小就相当于有多少个二进制位
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|有一Cache系统，字长为16位，主存容量为16字×256块，Cache 的容量为16字x8块，采用全相联映射。
1)主存和Cache 的容量各为多少字节?主存和Cache 的字地址各为多少位?
2）若原先已经依次装入了5块信息，问字地址338H所在的主存块将装入Cache块的块号及在Cache 中的字地址是多少?
3）若块表中地址为1的行中标记着36H的主存块号标志，Cache块号标志为5H，则在CPU送来主存的字地址为368H时是否命中?若命中，此时Cache的字地址为多少?
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- cache中的字地址,第一次听这种概念
- 注意，cache块是从0开始命名的，装了5块，所以现在要装如的cache块号为5，而不是6
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|某个Cache的容量大小为64KB，行长为128B，且是四路组相联Cache，主存使用32位地址，按字节编址。
1）该Cache 共有多少行?多少组?
2）该Cache的标记阵列中需要有多少标记项?每个标记项中标记位长度是多少?
3）该Cache采用LRU替换算法，若当该Cache为写直达式Cache时，标记阵列总共需要多大的存储容量?写回式又该如何?（提示:四路组相联 Cache使用LRU算法的替换控制位为2位。)
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- $\mho$(组相联映射的时候，替换的单位是以 $\color{green}{\text{组}}$ 为单位，还是以 $\color{green}{\text{块}}$ 为单位)
- 这里的 $\color{green}{\text{行}}$ 就是 $\color{green}{\text{块}}$ 的意思
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2013年统考真题：cache，cpu周期，存储周期，cpi
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- 95%不缺失的情况和5%缺失的情况都有cache的开销
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2016年真题，cache，虚拟存储器，tlb
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- $\mho$(为什么除了之后再取模来算组号，不再起作用)
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2020真题，c语言，cache
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|为使虚拟存储系统有效地发挥其预期的作用，所运行程序应具有的特性是（）.
A.不应含有过多的IO操作
B.大小不应小于实际的内存容量
C．应具有较好的局部性
D.顺序执行的指令不应过多
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1.C
虚拟存储系统利用的是局部性原理，程序应当具有较好的局部性，因此选项C正确。而含有输入、输出操作产生中断，与虚存无关，因此选项A错误;大小较小但可以多个程序并发执行，也可以发挥虚存的作用，因此选项B错误;顺序执行的指令应当占较大比重为宜，这样可增强程序的局部性，因此选项D错误。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|虚拟存储管理系统的基础是程序访问的局部性原理，此理论的基本含义是()。
A．在程序的执行过程中，程序对主存的访问是不均匀的
B．空间局部性
C．时间局部性
D.代码的顺序执行
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2.A
局部性原理的含义是在一个程序的执行过程中，其大部分情况下是顺序执行的，某条指令或数据使用后，在最近一段时间内有较大的可能再次被访问（时间局部性);某条指令或数据使用后，其邻近的指令或数据可能在近期被使用（空间局部性)。在虚拟存储管理系统中，程序只能访问主存获得指令和数据，所以选项A正确，选项B、C、D均是局部性原理的一个方面而已。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|虚拟存储器的常用管理方式有段式、页式、段页式，对于它们在与主存交换信息时的单位，以下表述正确的是（)。
A．段式采用“页”
B.页式采用“块”
C．段页式采用“段”和“页”
D.页式和段页式均仅采用“页”
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3．D
页式虚拟存储方式对程序分页，采用页进行交互;段页式则先按照逻辑分段，然后分页，以页为单位和主存交互，因此选项D正确。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|【2010统考真题】下列命令组合的一次访存过程中，不可能发生的是( ).
A. TLB未命中，Cache未命中，Page未命中
B. TLB未命中，Cache命中，Page命中
C. TLB命中，Cache未命中，Page命中
D. TLB命中，Cache命中，Page未命中
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- 注意一下，Page代表的是慢表
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|在虚拟存储器中，当程序正在执行时，由(）完成地址映射。
A.程序员
B.编译器
C．装入程序
D.操作系统
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7.D
虚拟存储器中，地址映射由操作系统来完成，但需要一部分硬件基础的支持，如快表、地址映射系统等。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|虚拟存储器与局部性原理
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是（)。
A.快表与慢表都存储在主存中，但快表比慢表容量小
B.快表采用了优化的搜索算法，因此查找速度快
C．快表比慢表的命中率高，因此快表可以得到更多的搜索结果
D.快表采用相联存储器件组成，按照查找内容访问，因此比慢表查找速度快
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|【2015统考真题】假定编译器将赋值语句“x=x+3;”转换为指令“add xaddr,3”，其中xaddr是x对应的存储单元地址。若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且 Cache 使用直写方式，则完成该指令功能需要访问主存的次数至少是()。
A. 0
B.1
C.2
D.3
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B
上述指令的执行过程可划分为取数、运算和写回过程，取数时读取xaddr可能不需要访问主存而直接访问Cache，而写直通方式需要把数据同时写入Cache和主存，因此至少访问1次。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|【2015统考真题】假定主存地址为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，采用回写方式，则能存放4K字数据的Cache 的总容量的位数至少是()。
A.146K
B.147K
C.148K
D.158K
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- 注意有效位一定存在
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|【2020统考真题】下列关于TLB和Cache 的叙述中，错误的是()。
A．命中率都与程序局部性有关
B.缺失后都需要去访问主存
C．缺失处理都可以由硬件实现
D.都由DRAM存储器组成
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14．D
Cache由 SRAM组成;TLB通常由相联存储器组成，也可由SRAM组成。DRAM需要不断刷新，性能偏低，不适合组成TLB和 Cache。选项A、B和C都是TLB和Cache 的特点。
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###### 总结 |题型|错因|教训|视频讲解| |---|---|---|---| ||||nan|2011真题 TLB与组联映射
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- 虚页地址映射为实地址的时候，注意将页框号转为真实的页框号
- TLB的组相联映射其实蛮好理解的，这时候把页框号所占的位置理解为一个单独的地址，我们都知道组相联映射的地址组成为【标记，组号，块内地址】，因为块内只有一个页表项，所以无所谓块内地址(当然也可以认为块内地址就是此时虚地址的页内地址)，所以页框号所占的位数就是【标记和组号】